3nm以后的晶体管选择

时间:2019-09-07 来源:www.feijiazhuang.com

本文由公共部门半导体行业观察(ID:icbank)翻译自“IEEE”,谢谢。

现代微处理器是世界上最复杂的系统之一,但核心是一个非常简单的系统,我们认为这是一个非常漂亮的设备 - 晶体管。今天微处理器中有数十亿个晶体管,它们几乎完全相同。因此,提高这些晶体管的性能和密度是继续制造高性能微处理器的最简单方法,它们支持的计算器工作得更好。

即使现在已经(几乎)结束了,这也是摩尔定律背后的前提。如前所述,为微处理器制造更小,更好的晶体管变得越来越困难和便宜。现在只有英特尔,三星和台积电可以继续迁移到更小的节点。他们目前正在制造相当于所谓的7-nm节点的集成电路。但是,标志着摩尔定律早期残余的名称不再具有明确的物理意义,但它反映了集成电路的特性和器件小型化的程度。

7纳米是目前最前沿的技术。但三星和台积电在4月宣布,他们开始转向下一个节点--5纳米。三星有一些额外的消息:他们认为这个行业近十年来一直在使用的那种晶体管已经走到了尽头。他们正在为2020年左右发射的下一个节点3 nm开发一种新设计的晶体管。

这种晶体管设计有多种名称:全门,多桥通道和纳米束。但在研究领域,我们一直称它为纳米片。这个名字不是很重要。重要的是,这种设计不仅仅是逻辑芯片的下一代晶体管,而且也可能是最后一代。

金属氧化物半导体场效应晶体管或MOSFET(微处理器中使用的晶体管类型)自1959年发明以来具有相同的基本结构,尽管它们的形状和材料发生了变化:栅极堆叠,沟槽A沟道区域,源极电极和漏极电极。在这些器件的原始形式中,源极,漏极和沟道基本上是掺杂有其他元素原子的硅区域,因此产生具有大量移动负电荷(n型)或具有大量移动正电荷的区域。面积(p型)。对于构成当今计算机芯片的CMOS技术,您需要这两种类型的晶体管。

MOSFET的栅极堆叠位于沟道区域的正上方。今天,栅极堆叠由介电材料层顶部的金属(用于栅电极)制成。该组合被设计成将电场投射到晶体管的沟道区域中,同时防止电荷泄漏。

向栅极(相对于源极)施加足够大的电压在电介质和硅之间的界面附近产生一层移动电荷载流子。一旦该层完全桥接从源极到漏极的跨度,电流就会流动。将栅极电压降低至接近零,然后“挤压”导电路径。

当然,为了使电流通过通道从源流到漏极,首先需要一个电压。随着晶体管结构变得越来越小,这种电压的影响最终导致晶体管历史上最大的变化。

这是因为源极 - 漏极电压可以在电极之间产生其自己的导电区域。随着每个新一代晶体管产生的沟道区变得越来越短,漏极电压的影响变得越来越大,并且充电时电荷泄漏。这种疾病“逃避”在门附近区域下方。结果是晶体管永远不会完全关闭,浪费功率并产生热量。

为了防止不需要的电荷流动,必须使沟道区域更薄,限制电荷通过的路径。就门而言,必须在更多侧面包围通道。因此,今天的晶体管FinFET诞生了。这是一种设计,其中沟道区域在其侧面基本上向上倾斜,以便在源极和漏极之间形成薄的鳍片,从而为电流提供更宽的路径。然后将栅极和电介质覆盖在Fin上,在三侧而不是仅一侧围绕它。

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纳米片森林:层压纳米片也显示出化合物半导体的巨大前景,如砷化镓[上述]和硅替代品如锗。

2012年,受早期纳米线晶体管和超晶格结构研究的启发,我们使用铟镓砷(一种III-V半导体)制造了一些三纳米器件。结果好于预期。纳米片晶体管允许每微米沟道宽度9,000微安的电流。这比现有的最佳平面InGaAs MOSFET好大约三倍。如果制造工艺得到进一步改善,器件性能仍远低于这种晶体管可提供的极限。通过堆叠更多纳米片,我们可以将性能提高10倍或更多。位于加利福尼亚州马里布的HRL实验室的研究人员正在研究数十种纳米片的叠层,以开发GaN功率器件。

InGaAs不是未来纳米片晶体管的唯一选择。研究人员还在研究其他具有高迁移率电荷载流子的半导体,如锗,砷化铟和锑化镓。例如,新加坡国立大学的研究人员最近使用由砷化铟制成的n型晶体管和由锑化镓制成的p型晶体管的组合构建了完整的CMOS IC。此外,还有一种更简单的解决方案,即使用掺杂镱,因为电子和穿过它的正电荷载流子(空穴)非常快。但是,仍然存在一些制造工艺和可靠性问题。因此,业界可首先使用硅锗作为沟道材料。

总而言之,堆叠纳米片似乎是构建未来晶体管的最佳方式。芯片制造商已经对该技术充满信心,并且可以在不久的将来将其纳入路线图。随着高迁移率半导体材料的集成,纳米片晶体管可以非常适合任何人都可以预见的未来。

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